AI晶片越做越大顆，但你知道嗎？真正卡住效能咽喉的，往往不是運算單元本身，而是記憶體。
當NVIDIA、AMD忙著堆疊GPU核心數，一場更底層的戰爭已經在記憶體堆疊的方寸之間開打。三星近期在Hot Chips 2026揭露的技術藍圖，直接點出一個核心矛盾：xPU運算單元越強，HBM（高頻寬記憶體）就越跟不上。頻寬、功耗、封裝尺寸，三道枷鎖同時收緊，逼得記憶體大廠不得不徹底翻新架構。
有趣的是，三星給出的解方，並不是單點突破，而是一套「三階段演進」的完整劇本。從客製化HBM、Base Die閒置空間再利用，到最終的zHBM 3D垂直整合，每一步都在回答同一個問題：當2.5D封裝走到極限，我們該怎麼把記憶體和運算晶片塞得更近、塞得更聰明？
第一階段：把xPU的「家務事」搬進HBM底層
先從最基本的結構說起。HBM堆疊由Core Die（核心晶片）和Base Die（基礎晶片）組成，Core Die負責DRAM儲存，Base Die則位在最底部，處理周邊控制功能。目前Core Die最多能堆到16層，但問題不在層數，在於——Base Die的邏輯運算潛力一直被嚴重低估。
三星DRAM設計團隊成員Sangwook Han在會上點出一個關鍵轉折：標準HBM的Base Die只做基本資料與測試路徑，但客製化HBM版本卻能用先進邏輯製程，在Base Die內整合類似SoC的功能。白話文來說，就是把原本得放在xPU（GPU、NPU等AI加速晶片）裡的部份功能，直接搬到HBM的底層邏輯晶片來做。
這一步釋放了什麼？晶片面積。省下來的空間，可以拿去增加AI運算單元，直接拉高算力密度。同時三星在HBM4已導入D2D PHY（Die-to-Die實體層），取代傳統HBM PHY，縮短HBM與xPU之間的資料傳輸路徑，連帶降低介面電路面積與功耗。
不過，從HBM4邁向HBM5的路上，三星也坦承出現「局部熱點」問題。對此他們端出HPB技術（熱傳導路徑區塊），號稱能將峰值溫度降低超過35％，涵蓋50％的PHY區域。說真的，散熱從來就不是什麼性感的話題，但在堆疊高度持續增加的前提下，熱管理反而是最現實的工程地獄。
從產業面來看，三星第一階段的策略其實是「用邏輯製程優勢去cover記憶體劣勢」。跟SK海力士的路線相比，三星更強調Base Die的主動角色，而不只是被動的連接層。這背後的盤算是：既然HBM的I/O密度已經成為AI晶片效能的決定性變數，那不如把部份控制邏輯直接下放到記憶體端，讓xPU專心做運算。這個思維轉向，其實已經觸碰到「記憶體運算化」的邊界。
第二階段：不浪費Base Die任何一塊閒置空間
到了第二階段，三星的企圖心更明確——不只搬功能進去，還要在Base Die的閒置空間裡塞進額外的記憶體容量。
為什麼需要這個？AI大模型的上下文視窗正在急劇擴大，KV快取（Key-Value Cache）的需求容量暴增。傳統作法是在xPU旁邊另外掛記憶體，但這會拉長傳輸路徑、增加延遲。三星的想法很直接：既然Base Die還有閒置空間，何不直接在裡面整合記憶體擴充控制器與PHY？
這一步的邏輯是「地盡其利」。Base Die本身是邏輯晶片，有一定比例的電路空間未被充分利用，拿來做記憶體擴充，等於在不增加封裝尺寸的前提下，讓HBM堆疊的整體容量進一步提升。對AI訓練和推論來說，更大的KV快取意味著更長的上下文處理能力，這直接對應到模型表現的實質改善。
話說回來，這階段的挑戰也不小。Base Die的製程節點和Core Die不同，要在邏輯晶片裡嵌入記憶體擴充電路，同時維持整體功耗與散熱平衡，並不是把電路畫上去就了事。但三星敢把這條路寫進技術藍圖，代表至少已在實驗室層級驗證過可行性。
第三階段：zHBM，讓記憶體「騎」在運算晶片上
最終階段，才是三星真正想打造的殺手級架構——zHBM。這個「z」代表的是垂直方向，直接把HBM堆疊在xPU正上方，形成真正的3D整合，省去傳統2.5D封裝必備的中介層（Interposer）。
光是想像這個畫面就有點瘋狂。目前主流的2.5D封裝，HBM和xPU是並排放在中介層上，資料透過水平路線傳輸。但zHBM的3D結構等於把記憶體直接「疊」在運算晶片頭頂，傳輸路徑大幅縮短，I/O密度卻能暴力拉升。
三星在會上給出的數據相當具體：與標準HBM4E堆疊相比，zHBM可帶來70％能源效率提升、DRAM頻寬增加230％，每個DRAM模組最多節省100W功耗，GPU還能額外獲得8.3％的功耗空間。而這次展示的方案，是在單一xPU上方配置4組zHBM堆疊。
為什麼功耗能降這麼多？關鍵在於分散式I/O架構，以及移除SerDes（序列器／解序列器）後避免了不必要的功耗累積。說穿了，3D結構消除了傳統2D介面的能源浪費，讓每一毫瓦都用在真正該用的地方。
但要實現zHBM，三星必須突破兩道先進封裝的關卡：WoW（晶圓對晶圓）與HCB（混合立方鍵合）。這不是傳統的凸塊連接，而是真正意義上的晶圓級直接鍵合，才能實現超高I/O密度，進一步打造整合式SoC-DRAM架構。
如果往後推演，zHBM一旦量產，將徹底改變AI加速器的設計邏輯。過去xPU設計師得在晶片面積上斤斤計較，因為每一平方毫米都要跟HBM PHY搶地盤。但3D整合後，xPU可以把省下來的面積全數投入運算單元，算力密度的提升曲線會變得更陡。這也意味著，未來AI晶片的競爭，將從「誰的運算單元多」，逐步轉向「誰的3D整合技術更成熟」。SK海力士同樣在布局3D堆疊，這場記憶體大戰的決勝點，已經從製程微縮轉移到封裝架構的全面較量。
三個階段，其實是同一條技術路線的加速跑
回過頭看，三星這三階段不是各自獨立的選項，而是環環相扣的技術演進路徑。第一階段把功能搬進Base Die，第二階段在Base Die塞進額外記憶體，第三階段把整個HBM堆疊垂直整合到xPU上方——每一步都在解決同一個痛點：記憶體與運算之間的資料傳輸，必須離得夠近、夠快、夠省電。
從市場競爭的角度來看，三星這張藍圖的企圖心很清楚：不只要在HBM規格上追上SK海力士，更想在下一代3D堆疊架構中搶佔定義者的位置。畢竟HBM4才剛要進入量產，HBM4E還在開發階段，三星已經在談zHBM，這不只是技術展示，更是在向客戶釋放訊號——「未來的記憶體解決方案，我已經幫你想好了」。
當然，技術藍圖和量產落地之間還有不短的距離。WoW和HCB的先進封裝良率、散熱解決方案的工程驗證、以及xPU設計端如何配合3D堆疊進行架構調整，都是接下來幾年必須克服的硬骨頭。但至少從這次Hot Chips 2026的揭露來看，三星對HBM的未來想像，已經有了非常具體的形狀。
對於AI晶片設計工程師、資料中心架構師、甚至是關注半導體產業的投資人來說，這張藍圖透露的訊息再清楚不過：HBM的競爭已經從規格戰升級為架構戰。誰能在3D整合這條路上率先達陣，誰就有機會在下一波AI硬體革命中，掌握最關鍵的記憶體話語權。
而你，準備好迎接記憶體騎在運算晶片頭上的時代了嗎？
本文改寫整理自公開新聞來源，原始報導由科技新報發布。
常見問題 FAQ
zHBM跟目前的HBM4有什麼不一樣？
最大的差別在於封裝架構。目前的HBM4採用2.5D封裝，HBM和xPU並排放置在中介層上；zHBM則是3D垂直堆疊，直接把HBM放在xPU上方，省去中介層，傳輸路徑更短、I/O密度更高，能源效率可提升70％。
三星zHBM什麼時候會量產？
三星在Hot Chips 2026公布的仍是技術藍圖與開發階段，尚未給出具體量產時程。考量WoW和HCB先進封裝技術的驗證與良率提升需要時間，業界普遍預期2028年之後才有機會進入量產階段。
zHBM的散熱問題怎麼解決？
把記憶體直接堆疊在運算晶片上，散熱確實是最大挑戰。三星提出的解方是分散式I/O架構降低功耗，同時在前期階段已針對HBM5開發HPB熱傳導路徑技術，可降低峰值溫度超過35％，涵蓋50％的PHY區域。
SK海力士也有類似的3D堆疊計畫嗎？
有。SK海力士在先前的技術發表會中也揭露了朝向3D封裝結構發展的藍圖，包括TSV數量翻倍等規劃。兩家韓系記憶體大廠在3D堆疊這條路線上可說是正面對決，誰能率先量產將決定下一代HBM的市場主導權。
zHBM對一般消費者有什麼影響？
zHBM主要影響的是資料中心與AI訓練硬體，一般消費者不會直接購買。但隨著AI模型訓練成本降低、推論速度提升，終端使用者將能享受到更便宜的AI服務、更快的回應速度，以及更強大的生成式AI應用。
※ 此篇文章由 AI 改寫或生成，內容僅供參考，可能存在錯誤或不準確之處。
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