全球固態技術協會（JEDEC）近期正式啟動一項關鍵討論，計畫放寬高頻寬記憶體（HBM）的堆疊高度限制，以因應人工智慧（AI）技術快速發展下對高效能記憶體的迫切需求。這項潛在決議預計將HBM4的高度上限提升至900微米（0.09公分），旨在支援未來AI功能所需的16層及20層DRAM堆疊技術，此舉不僅有望突破現有製程的物理瓶頸，更將深遠影響全球半導體封裝設備供應商的市場競爭格局，以及記憶體製造大廠的未來策略佈局。
HBM高度標準鬆綁：突破AI記憶體堆疊極限
話說回來，JEDEC現行的規範，原本將HBM4初期量產階段的高度嚴格限制在775微米（0.075公分）。為了在有限的高度內塞入更多DRAM層數，製造商不得不將矽晶片研磨得極薄，這無疑帶來了生產上的巨大挑戰。JEDEC指出，過於嚴苛的物理限制不僅導致晶片良率降低，同時也大幅提高了熱管理（thermal management）的複雜度，這些都是阻礙HBM技術進一步發展的關鍵因素。
而將高度上限大幅提升至900微米，對業界而言是個重要的轉捩點。這代表著記憶體製造商將能在維持較佳生產良率與散熱效率的前提下，順利推動16層至20層的AI DRAM堆疊技術。這項改變直接回應了AI應用對記憶體密度與效能的渴求，為下一代AI晶片設計提供了更廣闊的彈性空間。
封裝設備市場重塑：熱壓合技術續佔優勢？
有趣的是，這項垂直高度標準的變革，也直接為半導體組裝設備市場帶來了全新的需求與動態。根據外媒報導，一旦900微米的標準獲得正式批准，記憶體製造商在進行高密度堆疊時，將得以繼續沿用現有的熱壓合機（thermal compression bonders）。這無疑為現有設備龍頭帶來了巨大的市場優勢。
根據相關統計，韓美半導體（Hanmi Semiconductor）目前在全球熱壓合設備市場中佔有高達71.2%的市佔率，因此，該公司無疑將成為此波標準放寬下的最大受惠者。儘管混合鍵合技術（hybrid bonding）能夠實現無凸塊（without bumps）的晶片直接連接，理論上能提供更佳的效能，但相較於傳統的熱壓合方法，製造商需要投入更多的資金與時間成本來導入這項新技術，這也讓熱壓合技術在現階段仍具備強大的市場競爭力。
記憶體大廠策略佈局與未來挑戰
現階段，全球頂尖記憶體製造商正密切評估這項新標準對其財務表現與未來技術發展藍圖的影響。在2026年韓國國際半導體展上，SK海力士（SK Hynix）的代表便明確指出，放寬高度限制將有助於提升現階段的生產效率。然而，該公司也預期，當未來HBM堆疊層數超過20層時，混合鍵合技術仍將成為不可或缺的必需品，這顯示了技術演進的長期趨勢。
SK海力士代表在2026年韓國國際半導體展上表示：「放寬高度限制將有助於提升現階段的生產效率。不過，當未來堆疊層數超過20層時，混合鍵合技術仍將成為不可或缺的必需品。」
另一方面，三星電子雖然已經開發出能提供比現有製造方法更佳抗熱性的混合鍵合技術，但為了提升利潤率，該公司仍可選擇繼續使用現有的生產方法。說真的，最終的設備選擇與製程決策，將高度取決於重要客戶的特定效能需求，例如輝達（Nvidia）在設計其GPU封裝時所需的全新HBM模組規格，這也凸顯了客戶需求在產業鏈中的主導地位。
產業展望：穩定期後的次世代鍵合技術
目前，整個半導體產業都在密切關注JEDEC的討論進度，因為最終的決議結果將決定哪些設備供應商能在這個十年的末期取得成功。在製造商致力於實現DRAM最大密度的同時，他們的首要任務依然是減少良率損失，確保生產效率與成本效益。
根據相關市場專家分析指出，在900微米標準確立與混合鍵合方法完全成熟之間，市場將經歷一段短暫的穩定期。這段期間，產業將透過先進的組裝解決方案來維持市場的穩定運作，並逐步為下一代技術的導入做準備。而次世代鍵合技術何時能全面導入規模化量產，最終仍將取決於以下關鍵因素：
- 標準制定機構的規範進度
- 設備供應商的精確度與技術成熟度
- 全球AI基礎設施的實際需求與演進
這場技術與標準的競賽，將持續牽動全球半導體產業的未來發展方向。
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