根據SK海力士在Hot Chips 2026技術會議上公布的封裝技術路線圖，下一代HBM4將搭載超過兩萬個TSV，I/O數量翻倍至2048個，單堆疊頻寬突破2TB/s。這組數字不只是規格升級，它宣告了AI記憶體瓶頸即將迎來結構性的突破。
目前主流的HBM3E，單一模組具備1024個I/O，透過16層堆疊可達48GB容量。但SK海力士封裝工程副總裁Jaesik Lee在演講中明確指出，單純增加堆疊層數或拉高I/O速度已經撐不住AI加速器的胃口。數據會說話：4組HBM3E堆疊的方案，容量可達144GB、頻寬4TB/s，佔用空間卻只有典型GDDR6方案的一半。但下一代AI訓練模型需要的記憶體頻寬，成長速度遠超摩爾定律。
數據會說話：HBM4規格全面拆解
SK海力士給出的HBM4規格相當具體。封裝高度約775微米，尺寸為12.8×11mm，Base Micro-Bump數量高達16,148個，TSV數量超過兩萬個——對比現有產品，幾乎是翻倍成長。目前12層產品已進入量產，16層則處於客戶認證階段，單堆疊容量最高可達48GB。
更值得關注的是I/O速度的躍進。HBM4支援最高8Gbps的I/O速度，單堆疊頻寬可達2TB/s以上。這意味著什麼？以Meta Llama 3的訓練經驗來看，美光先前曾示警HBM故障佔訓練中斷近兩成——頻寬越大，記憶體子系統的穩定性要求只會更高。SK海力士選擇在封裝環節下重手，其實是不得不為。
封裝技術路線之爭：TC+NCF與MR-MUF各擅勝場
現階段HBM封裝主要有兩條路線。TC+NCF（熱壓鍵合搭配非導電膜）在控制Die翹曲方面有優勢，但熱阻較高、產能受限；MR+MUF（大規模回焊搭配模封底部填充）則生產效率高、熱阻較低，但對翹曲控制和間隙填充的技術門檻更高。SK海力士已將先進MR-MUF技術導入16層HBM3E，並透過翹曲控制、細間距互連與窄間隙填充等技術持續精進。
但真正讓業界眼睛一亮的，是SK海力士在混合鍵合（Hybrid Bonding）上的布局。數據顯示，對比MR-MUF，混合鍵合可讓核心晶粒厚度增加24%，TSV間距縮小至18微米以下，在堆疊層數增加的情況下熱阻降低約35%。這不是微幅改善，而是製程等級的跳躍。同時，SK海力士也自主開發I-HBM技術，針對HBM內部局部熱點進行改善，可額外降低超過30%的熱阻——對於功耗持續攀升的AI加速器來說，這是攸關可靠性的關鍵技術。
編輯觀點：從HBM4的技術藍圖來看，SK海力士把封裝技術從「輔助角色」拉升到「核心競爭力」的戰略位置，這點非常值得台灣半導體產業注意。台積電的CoWoS一直是HBM與GPU整合的關鍵橋樑，但SK海力士這次將Intel EMIB與台積電CoWoS並列提及，甚至傳出可能與英特爾成立合資企業——這意味著未來HBM封裝生態系可能不再由單一業者主導。對台灣供應鏈來說，無論是載板、測試介面還是封裝材料，都必須加速布局多元技術平台，避免在下一世代3D HBM架構中被邊緣化。
2.5D到3D：HBM未來的關鍵跳躍
現階段HBM與GPU、AI加速器並排放置在矽中介層上，屬於典型的2.5D封裝架構。但SK海力士在這次會議上明確拋出3D整合的願景：最終目標是將HBM直接堆疊在AI加速器上方。這種架構能大幅縮短記憶體與運算單元之間的距離，進一步提升頻寬與能源效率——但散熱、供電、機械應力與良率挑戰也會全面升級。
換句話說，這不是「要不要做」的問題，而是「什麼時候做得出來」的問題。SK海力士的藍圖中，Power TSV將更廣泛分布於整體結構中，同時結合邏輯晶圓代工的最佳化製程來改善PDN（電源傳輸網路）效能。這些技術術語背後傳達的訊息很明確：HBM的未來不只在記憶體製程本身，更在於與邏輯晶圓廠的深度協作。
外媒wccftech也點出一個市場動態：英特爾EMIB技術被SK海力士放入解決方案對照中，業界傳出英特爾與SK海力士可能在記憶體領域成立合資企業。雖然雙方尚未證實，但從技術藍圖來看，SK海力士顯然在為HBM尋找更多元的封裝合作夥伴，而不是把所有雞蛋放在同一個籃子裡。
對一般讀者來說，這些封裝技術名詞可能有些遙遠。但說穿了，HBM的演進直接決定了你下一支AI手機、下一台AI電腦、甚至下一個AI服務的運算速度與耗電表現。當AI模型從百億參數走向千億、甚至兆級參數，記憶體頻寬不再是效能指標，而是決定AI能不能「跑得動」的生死門。
數據背後的啟示
從SK海力士這份技術藍圖可以歸納三個明確趨勢。第一，HBM4將是封裝技術含量最高的一代HBM，TSV數量破兩萬、I/O翻倍、混合鍵合導入，這些都不是漸進式改良，而是架構性變革。第二，散熱與供電將成為HBM效能釋放的最大瓶頸，I-HBM與Power TSV的布局顯示SK海力士已提前應對。第三，3D HBM不是「如果」，而是「何時」——一旦堆疊技術與散熱方案成熟，記憶體與運算單元的物理距離將進一步縮短，徹底改變AI晶片的設計邏輯。
台灣半導體產業在CoWoS等先進封裝技術上已建立領先優勢，但面對SK海力士與英特爾可能的技術結盟，短期內或許影響不大，中長期則必須加速先進封裝產能與技術的多元布局——否則在下一個HBM世代，台灣在AI記憶體生態系中的關鍵位置可能面臨重新洗牌。
下一步，你該關注什麼？
如果你關注AI硬體供應鏈，接下來的觀察重點有兩個：一是台積電2026年下半年的CoWoS產能擴張進度，這直接影響HBM4的實際出貨時程；二是SK海力士與英特爾之間是否真的會成立合資企業——如果成真，那將是HBM封裝生態系分裂的關鍵轉折點。不是每個人都需要搞懂TSV是什麼，但如果你理解AI時代的運算瓶頸，你就不該錯過記憶體封裝技術的每一個動向。
本文改寫整理自公開新聞來源，原始報導由科技新報發布。
常見問題 FAQ
HBM4什麼時候會量產？
根據SK海力士的技術藍圖，HBM4的12層產品已進入量產階段，16層產品正在客戶認證中，預期2026年底至2027年初可望正式出貨給AI加速器客戶。
HBM4和HBM3E最大的差別在哪？
HBM4最大的升級在於I/O數量從1024翻倍至2048個，單堆疊頻寬突破2TB/s，TSV數量超過兩萬個，並導入混合鍵合等先進封裝技術來改善散熱與電源傳輸效率。
3D封裝的HBM會遇到什麼技術挑戰？
將HBM直接堆疊在AI加速器上方會面臨散熱、供電、機械應力與良率四大挑戰，其中散熱是最嚴峻的問題，這也是SK海力士開發I-HBM技術來改善局部熱點的主要原因。
※ 此篇文章由 AI 改寫或生成，內容僅供參考，可能存在錯誤或不準確之處。
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