當全球科技巨頭爭相將AI晶片做得更大、更複雜，市場幾乎將台積電的CoPoS視為理所當然的下一步時，一個出乎意料的消息卻悄然傳開：CoPoS的推進時程，似乎被踩下了煞車。這不只是一項技術的延遲，更揭示了AI晶片設計思維的根本轉變，一場關於「尺寸」與「空間」的革命，正在半導體產業深處靜靜上演。
究竟是什麼原因，讓這條看似筆直的先進封裝之路，突然轉了彎？
表象：AI晶片無限擴張的迷思？
過去幾年，AI晶片的尺寸不斷膨脹，彷彿沒有極限。我們習慣了「更大、更快」的敘事，也自然而然地認為，台積電的先進封裝技術，會從CoWoS一路進化到CoPoS，以承載這些巨型晶片。CoPoS之所以被寄予厚望，正是因為它打算從圓形晶圓製程轉向更接近方形面板的載體，理論上能大幅減少邊角浪費，在封裝面積擴大到8個reticle甚至更高時，經濟效益會更顯著。
不過，騰旭投資投資長程正樺在《下班國際線》節目中卻點出一個關鍵：近期台積電CoWoS的需求反而又出現追加，其中一個原因，正是CoPoS時程的延後。這背後真正的變數，其實是AI晶片設計界正在重新思考一個問題：
「封裝是不是非得一直做大？」
這句話像是一聲警鐘，敲醒了市場對AI晶片未來發展的線性想像。可帶走的知識點：AI晶片尺寸的「無限擴張」思維，可能已遇到瓶頸，產業開始重新評估封裝策略。
真相：物理限制與經濟效益的拉扯
CoPoS的延後，並非技術出了問題，而是晶片「沒必要這麼大」。程正樺解釋，CoWoS與CoPoS概念相近，主要差異在於載體形式。圓形晶圓在晶片封裝面積擴大時，邊角會產生較多空間浪費。舉例來說，同樣一次製程，圓形載體可能只能配置約4個大型單元，但方形載體卻可提高到約12個，這在成本和生產週期上都有改善空間。
然而，從圓形轉向方形，並非單純「切成方的」這麼簡單。既有的設備、治具、化學材料塗布與製程設計，許多都建立在圓形晶圓之上，一旦改成方形面板，大量設備與流程必須重做。這筆投資巨大，只有當封裝尺寸真的大到一定程度，CoPoS的經濟效益才會明顯；如果晶片沒有繼續快速變大，切換新製程的急迫性自然下降。
真正讓「越大越好」邏輯踩煞車的，是伺服器本身的物理空間。程正樺以NVIDIA（輝達）平台為例說明：目前大型AI封裝約5.5個reticle，一個compute tray假設可以放4顆。若未來單顆一路膨脹到8個reticle，可能只剩2顆能塞進同樣空間。這就出現一個反直覺的問題：
「5.5個reticle乘以4顆，和8個reticle乘以2顆相比，整個運算托盤得到的總體算力未必有巨大差距。」
換句話說，盲目追求單顆晶片的最大化，反而可能導致系統總體算力提升有限。而且，晶片愈大，製造難度、良率以及warpage（翹曲）問題都更加棘手。因此，當後續產品仍能維持約5.5個reticle的封裝規模時，CoWoS就仍然足以支撐需求，沒有必要為了更大面積立刻全面轉向CoPoS。可帶走的知識點：伺服器物理空間限制與製造難度，使得單一AI晶片尺寸的無限擴大不再是最佳解，系統總體算力才是關鍵。
各方角力：輝達的「向上蓋」策略與台積電的關鍵角色
AI算力當然不可能停在原地。既然封裝平面不能無限制擴張，另一條路就是從2D走向3D。程正樺指出，如果固定同樣的封裝尺寸，在GPU上方再堆疊另一顆GPU，就可能透過垂直整合增加運算密度。而台積電的SoIC，正是這種3D系統整合的重要技術之一。
程正樺形容，過去對晶片的思維像是不斷把房子「往旁邊蓋」，但未來的下一步，可能就得改成：
「往上蓋。」
在同樣占用面積下，透過3D堆疊放入更多運算元件，理論上就有機會大幅增加算力。這也意味著，SoIC相關投資的重要性可能將顯著提高。目前看來，3D方向的發展速度，可能比單純把大型封裝繼續放大更快。這場AI晶片的新戰場，比的已經不只是「誰做得最大」，而是「誰堆得最高、還能穩定量產」。可帶走的知識點：面對2D擴張限制，3D堆疊技術（如台積電SoIC）成為AI晶片提升算力的新方向，重點從「平面面積」轉向「垂直整合」。
深層影響：重塑AI晶片戰場的遊戲規則
這場從「橫向」到「縱向」的思維轉變，對整個半導體產業來說，影響可說是非常深遠。它打破了市場對先進封裝技術演進的線性預期，也重新定義了AI晶片性能提升的途徑。CoPoS並沒有消失，它只是在等待真正的時機，或者說，等待晶片尺寸真的突破現有瓶頸的那一天。但在那之前，SoIC與3D堆疊技術，無疑已提前搶走了聚光燈。
這也提醒我們，科技發展從來不是一條單行道。當一個方向遇到物理或經濟上的極限時，另一個看似旁支的技術，往往會出其不意地躍升為主流。對於台灣半導體產業而言，這不僅是技術路線的選擇題，更是對生態系整合能力、供應鏈彈性，以及前瞻佈局智慧的考驗。
編輯觀點：從產業面來看，輝達這次的戰略轉向，無疑是給台積電出了一道新考題，也為整個AI晶片封裝市場帶來新的變數。過去我們總認為台積電在先進製程與封裝上「無敵手」，但當客戶需求從單純追求「大」轉向「巧」與「高」，甚至更看重系統級的整合效益時，台積電除了繼續精進CoWoS與SoIC，更需要加強與客戶在產品初期設計階段的協同合作。這場「垂直革命」不僅考驗技術，更考驗供應鏈的快速應變與策略彈性，台灣半導體產業的下一個十年，或許就繫於這場「向上蓋」的競賽。
未解之問：台灣半導體如何應對這場「垂直」革命？
當AI晶片的戰場從平面擴張轉向垂直堆疊，台灣在全球半導體供應鏈中的角色，將如何重新定位？台積電的SoIC技術能否在這場新的競賽中，再次確立其領先地位？而其他相關的設備、材料供應商，又該如何調整策略，以迎接這場「向上蓋」的挑戰？
這不只是半導體巨頭的策略調整，更是台灣產業轉型升級的縮影。我們必須持續關注這些技術趨勢的變化，思考如何將挑戰轉化為機會，確保台灣在全球科技版圖中的核心地位。
本文改寫整理自公開新聞來源，原始報導由Yahoo奇摩新聞發布。
常見問題 FAQ
CoPoS技術為何會延後？
CoPoS延後並非技術問題，而是AI晶片尺寸擴張至伺服器物理空間上限，且更大的晶片在製造良率與成本效益上並無明顯優勢，導致客戶對CoPoS的需求急迫性降低。
輝達（NVIDIA）的AI晶片新戰略是什麼？
輝達正將AI晶片發展方向從單純的「平面擴張」轉向「3D堆疊」，透過在相同封裝面積內垂直堆疊更多運算元件（如GPU），以提升總體算力，而非盲目追求單顆晶片的最大尺寸。
台積電的SoIC技術在這場轉變中扮演什麼角色？
台積電的SoIC（系統整合晶片）是實現3D堆疊的重要技術之一，它能將多個晶片垂直整合，提升運算密度。隨著產業轉向3D堆疊，SoIC的戰略重要性將大幅提升，成為台積電在AI晶片新戰局中的關鍵利器。
CoWoS技術未來還會被使用嗎？
會的。由於AI晶片尺寸擴大的速度放緩，且目前主流的AI晶片封裝規模（約5.5個reticle）CoWoS仍能有效支撐，因此CoWoS在可預見的未來仍將是主要的先進封裝解決方案。
※ 此篇文章由 AI 改寫或生成，內容僅供參考，可能存在錯誤或不準確之處。
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